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D、R 1、线间距0.15 2、最小线径0.15 3、过孔参数(VIA孔径与外径)0.5/0.8 4、孔间距0.5 5、阻焊窗间距0.1 6、丝印与焊盘间距0.15 7、丝印与丝印间距0.15 8
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jadeluo0501
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你好，其实布线layout guide是分析时序和仿真的结果，所以要多看看DDR2中时序，你就知道布线规则了。数据组内尽量相等，但是要根据你的时钟频率来判断的，比如:CLK=400MHz,半周期1250ps就是除了建立保持时间外CLKjitter，PCB走线延时差等等在内，如果能保证PCB数据组内的最长线和最短线相差半周期的1/20=62.5ps，这相当于400mil左右的PCB延时，也就是最长线与最短线相差400mil就不会有问题的。所以严格等长没有必要，如果不走等长也在这个范围之内就不需要，做了等长走蛇形线还会有其他规则。而且效果不如直接拉直走。clk与dqs要保证一定得关系，可以看datasheet。
希望对你有所帮助。
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